计算机三级PC技术第一章计算机应用基础知识9
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中断和中断源
中断是一种使CPU挂起正在执行的程序，转去处理特殊事件的操作。引起中断的原因或来源称为中断源（imterrupt source），根据中断请求来自CPU外部或内部，可以将其分为两大类。
（1）外部中断
一切非CPU内部原因产生的中断称为外部中断。外部中断又分为非屏蔽中断（non-maskable interrupt,NMI）和可屏蔽中断（maskable interrupt）。在CPU标志寄存器中，有一个中断允许标志位IF控制可屏蔽中断是否被响应。当IF=1时，表示允许中断；而当IF=0时，表示禁止中断。对于非屏蔽中断来说，IF不产生任何影响，无论为1或为0，非屏蔽中断一定被CPU接收。
通常，人们把比较重要且影响全局的中断源（如掉电等）安排为非屏蔽中断，直接从CPU的NMI引脚输入；而把一般的输入/输出设备引起的中断安排为可屏蔽中断，通过专用的中断控制芯片8259A连接到CPU的INTR引脚。
（2）内部中断
一切由CPU内部引起的中断称为内部中断，如除法运算出错中断、单步中断、溢出中断（INTO）以及由用户定义的各种软件中断INTn等。
中断向量表及中断处理
8086/8088微处理器可以处理256种不同类型的中断，每一个中断都有唯一的编号，称之为中断类型号。显然不同类型的中断要求的中断处理程序是不相同的,因而为了使系统响应中断后能转入相应的中断处理程序，系统建立了一张中断类型号与中断处理程序入口地址相联系的中断向量表，表中的中断处理程序入口地址就是指向该程序的指针（也可能指向一组数据，如中断类型号1 EH指向软盘参数），因而称它为中断向量，而中断类型号则通常为中断向量号。
该中断向量表占用1 KB内存空间，固定存放在内存的最低端00000~003FFH地址空间。
概述
80286是为多用户和多任务环境所设计的8086微处理器的改进型号，存储管理系统在原实模式基础上增加了保护模式，可对16 MB物理存储器和1 GB虚拟存储器寻址。此外，还使7种类型的指令得到了增强与扩充。
80486是80386的增强型号，它可在一个时钟周期内完成一条简单指令的执行。此外它还包括cache存储器和一个增强的80387协处理器（80486 DX4有16 KB的高速cache），首次吸取了RISC技术，采用突发周期（burst cycle）与内存进行高速数据传送，因而其执行速度比80836提高了2~4倍。
Pentium4微处理器的逻辑结构与工作原理
1.超标量结构
Pentium4微处理器芯片内含有9个可以同时工作的运算部件，因而称之为超标量（superscalar）结构。
2.指令流水线
CPU的主要任务就是执行指令，为了提高指令的执行效率，Pentium微处理器采用了流水线工作方式。每条指令流水线可以有多条指令同时执行，它们分别处于不同的执行阶段，如取指、译码、读数、执行、存结果等。
（1）采用RISC内核
RISC（reduced instruction set computer，精简指令集计算机）指令系统的最大特点就是大多数指令长度相同，并且能在单个时钟周期内完成，因而特别适合于高速流水线作业。
早期的8086/8088、80386等都属于CISC（complex instruction setcomputer，复杂指令计算机）。Intel公司人80486开始，已经注重RISC技术，
（2）在CPU芯片内集成高速缓存
高速缓存（cache）是为了解决CPU内核与主存的速度差异而设置的，其原理是CPU在一段时间内所执行和处理的数据往往集中于存储器的局部范围内，因而把这一段时间可能被频繁访问的指令和数据预先成批从内存读入cache中，以减少CPU访问内存的机会，从而大大提高了读取指令和数据的传输速度。
Pentium微处理器开始就已经将高速缓存分离为指令cache和数据cache。
（3）采用双独立总线
所谓双独立总线（dual independent bus,DIB）,就是除了原有的总线接口部件与系统主存相连的前端总线（front side bus,FSB）外，新增了一条连接L2 cache的后端总线（back side bus,BSB），该总线速度较高，可以达到全主频。例如，Pentium 4微处理器主频为1.5 GHz，每个时钟钟周期内可传输4次数据。
（4）采用了先进的动态执行技术
①深度分支预测
②动态数据流分析
③推测执行
3.NetBurst微体系结构
NetBurst微结构的核心由前端流水线（front end pipeline）、乱序执行内核(out of order execution core)以及结果输出部件（retirement unit）3个部分组成。
（1）前端流水线
前端流水线由预取/译码和ETC（执行跟踪cache）/微代码ROM两个部件组成，其功能是按程序确定的执行顺序向乱序执行内核提供指令。
（2）乱序执行内核
乱序执行内核是一个很深的推测执行引擎，其中含有一个容量相当大的指令池，可以允许126条指令的微操作在指令流水线上同时进行处理（Pentium Ⅲ微处理采用的P6微结构中只能提供40条指令的微操作）。这样，一旦某些指令由于执行条件不满足而陷入停顿时，执行单元就可以从指令池中选择其他可供执行的指令，从而实现乱序执行目的
（3）结果输出部件
结果输出部件一方面检测已经执行完的指令，按源程序中确定的指令执行顺序有序地输出结果，另一方面跟踪分支（转移）的执行，把更新了的转移目标送BTB，以支持转移预测功能的实现。
4.超线程技术
超线程技术(Hyper-Threading,HT)是为了减少NetBurst微结构中执行部件的闲置时间，利用多线程设计思想使单个物理CPU并发执行两个以上的代码流（称为线程）。
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